VIA: Vylaďte si svůj chipset na maximum | Kapitola 2
Seznam kapitol
Následující řádky jsou určeny čtenářům, které zajímá problematika ladění chipsetů VIA , zvláště pak těm, kteří se chtějí dozvědět více o nastavení VIA KT133/A chipsetu, VIA 691/693/693/693A/694X chipsetů a řešení možných problémů s deskami osazené VIA 686A/B a VT8233/A/C southbridge. Cílem tohoto článku je jednak co nejoptimálněji vyladit northbridge především registry týkající se paměťové propustnosti, PCI sběrnice, nastavení S2K timing control, BIU control a řešení problémů s 686B bug, a problémů týkajících se SBLive!, grafických střižen / TV Tunnerů.
|
Device 0 Offset D - Latency Timer - ovlivňuje propustnost PCI sběrnice | |
| Nastavení PCI latency timer | |
| 7-3 Guaranteed Time Slice for CPU | Default=0 |
| 0 | |
| 2-0 Reserved (fixed granularity of 8 clks) | |
| 0 | Always read |
| Bity 2-1 lze modifikovat, naprogramovanou hodnotu lze přečíst z 0x75 , bity 5-4 | |
| PCI Arbitration1 | |
| Optimální nastavení registru 0D=00 | |
| Device 0 Offset 50 Request Phase Control ovlivňuje výrazně paměťovou propustnost | |
| 7 CPU Hardwired IOQ (In Order Queue) Size | |
0 |
1-Level |
| 1 | 4-Level |
| 6 Read-Around-Write | |
| 0 | Disable - default |
| 1 | Enable |
| 5 Reserved | |
| 4 Defer Retry When HLOCK Active | |
| 0 | Disable - default |
| 1 | Enable |
| 3-1 Reserved | |
| 0 CPU / PCI Master Read DRAM Timing | |
| 0 | Start DRAM read after snoop complete - default |
| 1 | Start DRAM read before snoop complete |
| Optimální nastavení registru 0x50, Bit 7 = 1, Bit 6 = 1, Bit 0 = 1 | |
| Nejdůležitější je nastavit CPU IOQ size na 4 level, tedy Bit 7 = enable | |
| Device 0 Offset 51 Response Phase Control ovlivňuje paměťovou propustnost | |
| 7 CPU Read DRAM 0ws for Back-to-Back Read | |
| Transactions | |
| 0 | Disable - default |
| 1 | Enable |
| 6 CPU Write DRAM 0ws for Back-to-Back Write | |
| 0 | Disable - default |
| 1 | Enable |
| 5 Reserved | |
| 4 Fast Response (HIT/HITM sample 1T earlier) | |
| 0 | Disable - default |
| 1 | Enable |
| 3 Non-Posted IOW | |
| 0 | Disable - default |
| 1 | Enable |
| 2 CPU Read DRAM Prefetch Buffer Depth | |
0 |
1-level post-write buffer - default |
1 |
4-level prefetch buffer |
| 1 CPU-to-DRAM Post-Write Buffer Depth | |
0 |
1-level post-write buffer - default |
1 |
4 -level post-write buffer |
| 0 Concurrent PCI Master / Host Operation | |
| 0 | Disable the CPU bus will be occupied (BPRI asserted) during the entire PCI operation - default |
1 |
Enable the CPU bus is only requested before |
| ADS# assertion | |
Optimální nastavení registru 0x51, Bity 7, 6 = 1; Bity 3, 2, 1 = 1, nastavením Non-Posted IOW a 4-level prefetch/post write bufferu může dojít k nestabilitě systému a BSOD. Nastavení Concurrent PCI Master / Host Operation záleží na použitých PCI kartách a nastavení tohoto bitu je velice individuální, doporučuji nastavení bitu 0 na enabled, při problémech nechat na disabled.
Doporučuji vyzkoušet nastavení 0x50 = FF, 0x51 = FF. Dosáhne se tím nejagresivnějšího nastavení, které poskytuje nejlepší výsledky. Při použití Windows XP se jeví tohle nastavení jako nestabilní, při použití Win9X i Win2K nebyly pozorovány problémy.
Při problémech se stabilitou doporučuji použít méně agresivní nastavení offsetu 0x50 = BD nebo použít nastavení 0x50 = D1, 0x51 = DD, případně 0x50 = D1 , 0x51 = DF
Komentáře naleznete na konci poslední kapitoly.
