VIA: Vylaďte si svůj chipset na maximum | Kapitola 4
Seznam kapitol
Následující řádky jsou určeny čtenářům, které zajímá problematika ladění chipsetů VIA , zvláště pak těm, kteří se chtějí dozvědět více o nastavení VIA KT133/A chipsetu, VIA 691/693/693/693A/694X chipsetů a řešení možných problémů s deskami osazené VIA 686A/B a VT8233/A/C southbridge. Cílem tohoto článku je jednak co nejoptimálněji vyladit northbridge především registry týkající se paměťové propustnosti, PCI sběrnice, nastavení S2K timing control, BIU control a řešení problémů s 686B bug, a problémů týkajících se SBLive!, grafických střižen / TV Tunnerů.
Device 0 Offset 50 S2K Timing Control I | |
Bits 5-0 have no default value. When the system is first powered up, S2K timing (SIP) is determined by an internal ROM. After power up, the user can change the timing (the SIP) by programming SDCout, SDCin,.Dinit, Ainit, and MuxPreLd, then setting bit-7 of this register, then generating a system reset by programming SB. | |
7 Disable ROM Table | |
0 |
Read SDCout, SDCin, Dinit, Ainit, MuxPreLd, and WrDataDly values from internal ROM |
1 |
Normal read of SDCout, SDCin, Dinit, Ainit, MuxPreLd, and WrDataDly values from fields of registers Rx50-52 |
6 Reserved | |
5-4 Read Data Delay (SDCOutDelay)............. (SDCout) | |
3-0 Write Data Delay (SDCInDelay) .............. (SDCin) |